记者郑晨烨

半导体封测行业正遭遇史无前例的资本开支扩张浪潮。以6月24日为例，长电科技（600584.SH）宣布将投资78亿元在上海临港兴建一座高端先进封测工厂，计划在2028年下半年完成一期建设。实际上，早在2026年上半年，国内四家封测龙头企业——长电科技、通富微电（002156.SZ）、华天科技（002185.SZ）和甬矽电子（688362.SH）——已累计宣布超过270亿元的扩产计划，全部瞄准AI算力领域。

封测，即芯片制造完成后的最后环节，包含了封装和测试两大步骤。封装是将晶圆上切割的裸片装入外壳，使其得到保护并引出引脚；测试则是对封装芯片进行功能与性能检测，筛选出不良品。长期以来，封测在半导体产业链中扮演着辅助角色。

过去数十年间，芯片性能的提升主要依赖于制程微缩技术。通过不断缩小晶体管尺寸，使得相同面积内能集成更多晶体管，从而提升算力水平。譬如，1971年英特尔推出的首款商用处理器4004仅搭载2300个晶体管，到了2024年英伟达的B200 GPU却已集成超过2080亿个晶体管。

依据制程微缩的逻辑，封装环节的技术门槛和利润空间相对有限。然而随着制程微缩逼近物理天花板，当晶体管栅极宽度缩小至十几个原子级别时，电子因量子隧穿效应从半导体中“逃逸”（穿透本应阻断绝缘层的材料导致漏电），晶体管的开关功能便会失效。

于是行业开始探索另一条发展路径：通过封装技术将多颗芯片垂直堆叠，依靠缩短芯片间物理距离来增强系统性能。华为7月3日更新的《韬定律V2版》论文对此提供了明确指引：逻辑折叠技术将从现有的双层架构向三层、四层乃至更多层演进，每增加一层，封装端需完成一轮完整的制造流程。

这一转变意味着，逻辑折叠正推动封装从终端制造流程的“包装”任务，升级为决定芯片性能上限的关键工序。对此，芯片说ICTIME首席分析师林美炳向经济观察报表示，芯片从平面走向立体化发展，封装工艺的精细化程度与复杂度已然逼近甚至超过部分前道制程，封装行业的定位正在被重新审视。

根据市场研究机构Yole的数据，2026年全球先进封装市场规模增长至522亿美元，首次在整体封装市场中占比突破54%。

供不应求的局面日益凸显

AI算力芯片对先进封装产能的需求呈现惊人的增长速度。台积电的CoWoS封装（一种通过硅中介层连接算力芯片与高带宽内存的2.5D封装技术）已成为当前全球AI芯片的主流方案，英伟达H100/H200/GB200、AMD MI300系列等产品均采用该架构。台积电董事长魏哲家在2026年4月的第一季度法人说明会上直言，先进封装产能持续供不应求，英伟达、博通、AMD等大客户已抢占绝大部分产能，排期可能延续至2026年底或更晚。

台积电计划在2027年将先进封装年产能从当前的130万片晶圆提升至200万片，增幅超过50%。即便如此，市场调研机构仍预测，全球2.5D封装的严重短缺将至少持续到2027年才会出现轻微改善。

与此同时，单颗AI芯片的封装面积也在急剧扩展。记者采访时了解到，传统算力芯片搭配五六颗HBM（高带宽内存）封装，新一代产品则采用两颗算力芯片加多颗HBM的配置，封装面积实现倍增。以同样12英寸的CoWoS圆片为例，封装面积增加后可能仅能切割出8颗左右成品，较原先30至45颗的产出量显著下降。

产能消耗速度明显快于扩充进度。台积电正在调整资源分配重点，将更多产能转向技术难度更高的3D封装领域，部分2.5D项目开始外溢至国内市场，为内封测企业提供了发展契机。长电科技在4月30日的年度业绩说明会上透露